Độ trễ thấp E-Tile 40G Ethernet Intel FPGA IP Design Example
Hướng dẫn bắt đầu nhanh
Lõi IP Intel® FPGA IP 40G Ethernet có độ trễ thấp cung cấp một băng thử mô phỏng và một thiết kế phần cứng cũamptập tin hỗ trợ biên dịch và kiểm tra phần cứng. Khi bạn tạo thiết kế cũamptập tin, trình chỉnh sửa tham số Intel Quartus® Prime IP sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng. Ngoài ra, bạn có thể tải thiết kế phần cứng đã biên dịch xuống bộ công cụ phát triển dành riêng cho thiết bị của Intel để thử nghiệm tương tác. Intel FPGA IP cũng bao gồm một ex chỉ biên dịchampdự án mà bạn có thể sử dụng để ước tính nhanh thời gian và diện tích lõi IP. Intel FPGA IP độ trễ thấp E-Tile 40G Ethernet hỗ trợ thiết kế cũample thế hệ với một loạt các thông số. Tuy nhiên, thiết kế cũampCác tập tin không bao gồm tất cả các tham số có thể có của Lõi IP Intel FPGA Ethernet 40G E-Tile Độ trễ thấp.
Các bước phát triển cho Design Example
Thông tin liên quan
- Hướng dẫn sử dụng E-Tile 40G Ethernet Intel FPGA IP có độ trễ thấp
Để biết thông tin chi tiết về IP Ethernet E-Tile 40G có độ trễ thấp. - Ghi chú phát hành IP Intel FPGA IP độ trễ thấp E-Tile 40G Ethernet
Ghi chú phát hành IP liệt kê các thay đổi IP trong một bản phát hành cụ thể.
Tạo thiết kế Example
Thủ tục
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ. Các tên và nhãn hiệu khác có thể được coi là tài sản của người khác.
Example Design Tab trong Trình chỉnh sửa tham số Ethernet E-Tile 40G có độ trễ thấp
Chọn Bộ công cụ phát triển toàn vẹn tín hiệu thu phát E-Tile Stratix 10 TX để tạo thiết kế cũamptập tin dành cho thiết bị Intel Stratix® 10. Chọn Bộ công cụ phát triển SoC thu phát sê-ri Agilex F để tạo thiết kế cũamptập tin dành cho thiết bị Intel Agilex™.
Thực hiện theo các bước sau để tạo thiết kế phần cứng cũample và testbench:
- Trong phần mềm Intel Quartus Prime Pro Edition, bấm File ➤ Trình hướng dẫn dự án mới
để tạo một dự án Intel Quartus Prime mới, hoặc File ➤ Mở Dự án để mở một dự án phần mềm Intel Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định dòng thiết bị và thiết bị.
Ghi chú: Thiết kế cũample ghi đè lựa chọn bằng thiết bị trên bảng đích. Bạn chỉ định bảng mục tiêu từ menu thiết kế cũampcác tùy chọn trong Example Thiết kế (Bước 8). - Trong Danh mục IP, xác định vị trí và chọn Low Latency E-Tile 40G Ethernet Intel FPGA IP. Cửa sổ Biến thể IP Mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa thông số IP của Intel Quartus Prime lưu cài đặt biến thể IP trong một file đặt tên .ip.
- Nhấp vào OK. Trình chỉnh sửa tham số IP xuất hiện.
- Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
Ghi chú: Thiết kế cũ của E-Tile 40G Ethernet Intel FPGA IP có độ trễ thấpamptập tin không mô phỏng chính xác và không hoạt động chính xác nếu bạn chỉ định bất kỳ tham số nào sau đây:- Đã bật tính năng truyền qua lời mở đầu
- Độ trễ sẵn sàng được đặt thành giá trị 3
- Đã tắt tính năng chèn TX CRC
- Trên Example Thiết kế tab, bên dưới Example thiết kế Files, bật tùy chọn Mô phỏng để tạo testbench và chọn tùy chọn Tổng hợp để tạo thiết kế phần cứng và chỉ biên dịchampđồng nghiệp.
Ghi chú: Trên Example Thiết kế, bên dưới Định dạng HDL đã Tạo, chỉ có sẵn Verilog HDL. Lõi IP này không hỗ trợ VHDL. - Trong Bộ công cụ phát triển mục tiêu, hãy chọn Bộ công cụ phát triển toàn vẹn tín hiệu thu phát E-Tile Stratix 10 TX hoặc Bộ công cụ phát triển SoC thu phát sê-ri F Agilex.
Ghi chú: Bộ công cụ phát triển mà bạn chọn sẽ ghi đè lựa chọn thiết bị trong Bước- Thiết bị đích Intel Stratix 10 E-tile là 1SG280LU3F50E3VGS1.
- Mục tiêu của thiết bị Intel Agilex E-tile là AGFB014R24A2E2VR0.
- Nhấp vào Tạo Exampnút Thiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
- Nếu bạn muốn sửa đổi thiết kế cũampđường dẫn hoặc tên thư mục từ các giá trị mặc định được hiển thị (alt_e40c3_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le (ample_dir>).
- Nhấp vào OK.
Thông tin liên quan
- Thông số lõi IP
Cung cấp thêm thông tin về việc tùy chỉnh lõi IP của bạn. - Bộ công cụ phát triển toàn vẹn tín hiệu Intel Stratix 10 E-Tile TX
- Bộ công cụ phát triển FPGA Intel Agilex F-Series
Thiết kế Examptham số le
Các thông số trong Exampthẻ Thiết kế
| Tham số | Sự miêu tả |
| Chọn thiết kế | Có sẵn cũamptập tin thiết kế cho cài đặt tham số IP. Khi bạn chọn một thiết kế từ thư viện Preset, trường này hiển thị thiết kế đã chọn. |
| Example thiết kế Files | Các files để tạo cho các giai đoạn phát triển khác nhau.
• Mô phỏng—tạo ra những thứ cần thiết files để mô phỏng exampthiết kế le. • Tổng hợp—tạo ra sự tổng hợp fileS. sử dụng những files để biên dịch thiết kế trong phần mềm Intel Quartus Prime Pro Edition để kiểm tra phần cứng và thực hiện phân tích thời gian tĩnh. |
| Phát ra File Định dạng | Định dạng RTL files cho mô phỏng—Verilog hoặc VHDL. |
| Chọn bảng | Phần cứng được hỗ trợ để thực hiện thiết kế. Khi bạn chọn một bo mạch phát triển của Intel, Thiết bị mục tiêu là thiết bị phù hợp với thiết bị trên Bộ công cụ phát triển.
Nếu menu này không khả dụng, thì không có bảng được hỗ trợ cho các tùy chọn mà bạn chọn. Bộ công cụ phát triển SoC thu phát sê-ri Agilex F: Tùy chọn này cho phép bạn kiểm tra thiết kế cũamptập tin trên bộ công cụ phát triển Intel FPGA IP đã chọn. Tùy chọn này tự động chọn Thiết bị mục tiêu của AGFB014R24A2E2VR0. Nếu bản sửa đổi bảng của bạn có loại thiết bị khác, bạn có thể thay đổi thiết bị đích. |
| tiếp tục… | |
| Tham số | Sự miêu tả |
| Bộ công cụ phát triển toàn vẹn tín hiệu thu phát E-Tile Stratix 10 TX: Tùy chọn này cho phép bạn kiểm tra thiết kế cũamptập tin trên bộ công cụ phát triển Intel FPGA IP đã chọn. Tùy chọn này tự động chọn Thiết bị mục tiêu của 1ST280EY2F55E2VG. Nếu bản sửa đổi bảng của bạn có loại thiết bị khác, bạn có thể thay đổi thiết bị đích.
Không có: Tùy chọn này loại trừ các khía cạnh phần cứng cho thiết kế cũamplà. |
Cấu trúc thư mục
Thiết kế lõi Ethernet IP E-Tile 40G độ trễ thấp cũample file các thư mục chứa các mục được tạo sau đây files cho thiết kế cũamplà.
Cấu trúc thư mục cho Thiết kế cũ đã tạoample
- Sự mô phỏng files (testbench chỉ dành cho mô phỏng) được đặt tạiample_dir>/example_testbench.
- Ex chỉ biên dịchample design nằm ởample_dir>/compilation_test_design.
- Cấu hình và kiểm tra phần cứng files (thiết kế phần cứng cũample) nằm ởample_dir>/hardware_test_design
Thư mục và File Mô tả
| File Tên | Sự miêu tả |
| eth_ex_40g.qpf | Dự án Intel Quartus Prime file. |
| eth_ex_40g.qsf | Cài đặt dự án Intel Quartus Prime file. |
| tiếp tục… | |
| File Tên | Sự miêu tả |
| eth_ex_40g.sdc | Nội dung tóm tắt * Ràng buộc thiết kế file. Bạn có thể sao chép và sửa đổi này file cho thiết kế IP Intel FPGA IP Độ trễ thấp E-Tile 40G Ethernet của riêng bạn. |
| eth_ex_40g.srf | Quy tắc chặn thông báo dự án Intel Quartus Prime file. |
| eth_ex_40g.v | Thiết kế Verilog HDL cấp cao nhất cũample file. |
| eth_ex_40g_clock.sdc | Tóm tắt ràng buộc thiết kế file cho đồng hồ. |
| chung/ | Thiết kế phần cứng cũamphỗ trợ files. |
| hwtest/main.tcl | Chủ yếu file để truy cập Bảng điều khiển hệ thống. |
Mô phỏng thiết kế Examptập tin Testbench
Bạn có thể biên dịch và mô phỏng thiết kế bằng cách chạy tập lệnh mô phỏng từ dấu nhắc lệnh.
- Tại dấu nhắc lệnh, thay đổi thư mục làm việc thànhample_dir>/example_testbench.
- Chạy tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ mà bạn chọn. Tập lệnh biên dịch và chạy testbench trong trình giả lập
Hướng dẫn giả lập Testbench
| Trình mô phỏng | Hướng dẫn |
| ModelSim * | Trong dòng lệnh, gõ vsim -do run_vsim.do.
Nếu bạn muốn mô phỏng mà không hiển thị GUI ModelSim, hãy nhập vsim -c -do run_vsim.do. Ghi chú: Trình mô phỏng ModelSim-AE và ModelSim-ASE không thể mô phỏng lõi IP này. Bạn phải sử dụng trình mô phỏng ModelSim được hỗ trợ khác, chẳng hạn như ModelSim SE. |
| VCS * | Trong dòng lệnh, gõ sh run_vcs.sh |
| VCS MX | Trong dòng lệnh, gõ sh run_vcsmx.sh.
Sử dụng tập lệnh này khi thiết kế chứa Verilog HDL và System Verilog với VHDL. |
| NCSim | Trong dòng lệnh, gõ sh run_ncsim.sh |
| Xceli* | Trong dòng lệnh, gõ sh run_xcelium.sh |
Mô phỏng thành công kết thúc với thông báo sau: Mô phỏng đã qua. hoặc Testbench hoàn thành. Sau khi hoàn thành thành công, bạn có thể phân tích kết quả.
Biên dịch và cấu hình Design Examptập tin trong Phần cứng
Trình chỉnh sửa tham số lõi Intel FPGA IP cho phép bạn biên dịch và định cấu hình thiết kế cũamptập tin trên bộ công cụ phát triển mục tiêu
Để biên dịch và cấu hình một thiết kế cũamptập tin trên phần cứng, hãy làm theo các bước sau:
- Khởi chạy phần mềm Intel Quartus Prime Pro Edition và chọn Xử lý ➤ Bắt đầu biên dịch để biên dịch thiết kế.
- Sau khi bạn tạo một đối tượng SRAM file .sof, hãy làm theo các bước sau để lập trình thiết kế phần cứng cũamptập tin trên thiết bị Intel:
- Chọn Công cụ ➤ Lập trình viên.
- Trong Lập trình viên, bấm Thiết lập Phần cứng.
- Chọn thiết bị lập trình.
- Chọn và thêm bo mạch Intel TX vào phiên Intel Quartus Prime Pro Edition của bạn.
- Đảm bảo rằng Chế độ được đặt thành JTAG.
- Chọn thiết bị Intel và nhấp vào Thêm thiết bị. Lập trình viên hiển thị sơ đồ khối về các kết nối giữa các thiết bị trên bo mạch của bạn.
- Trong hàng có .sof của bạn, hãy chọn hộp cho .sof.
- Bật tùy chọn Program/Configure cho .sof.
- Nhấp vào Bắt đầu.
Thông tin liên quan
- Biên dịch gia tăng cho thiết kế phân cấp và dựa trên nhóm
- Lập trình thiết bị Intel FPGA
Thay đổi thiết bị mục tiêu trong thiết kế phần cứng Example
Nếu bạn đã chọn Bộ công cụ phát triển toàn vẹn tín hiệu của bộ thu phát E-Tile Stratix 10 TX làm thiết bị mục tiêu của mình, thì lõi IP Intel FPGA Ethernet 40G Ethernet có độ trễ thấp sẽ tạo ra một phần cứng cũ.ampthiết kế tập tin cho thiết bị mục tiêu 1ST280EY2F55E2VG. Nếu bạn đã chọn Bộ công cụ phát triển SoC thu phát sê-ri Agilex F làm thiết bị mục tiêu của mình, thì lõi IP Intel FPGA Ethernet 40G E-Tile có độ trễ thấp sẽ tạo ra một phần cứng cũ.ampthiết kế tập tin cho thiết bị mục tiêu AGFB014R24A2E2VR0. Thiết bị mục tiêu được chỉ định có thể khác với thiết bị trên bộ công cụ phát triển của bạn. Để thay đổi thiết bị mục tiêu trong thiết kế phần cứng cũ của bạnample, hãy làm theo các bước sau:
- Khởi chạy phần mềm Intel Quartus Prime Pro Edition và mở dự án kiểm tra phần cứng file /hardware_test_design/eth_ex_40g.qpf.
- Trên menu Bài tập, bấm vào Thiết bị. Hộp thoại Thiết bị xuất hiện.
- Trong hộp thoại Thiết bị, hãy chọn bảng thiết bị đích dựa trên ô xếp E phù hợp với số bộ phận của thiết bị trên bộ công cụ phát triển của bạn. Tham khảo liên kết bộ công cụ phát triển trên Intel webtrang web để biết thêm thông tin.
- Một lời nhắc xuất hiện khi bạn chọn một thiết bị, như thể hiện trong hình bên dưới. Chọn Không để giữ lại các phép gán chân và phép gán I/O đã tạo.
Dấu nhắc Intel Quartus Prime để lựa chọn thiết bị
- Thực hiện biên dịch đầy đủ thiết kế của bạn.
Bây giờ bạn có thể kiểm tra thiết kế trên phần cứng của mình.
Thông tin liên quan
- Bộ công cụ phát triển toàn vẹn tín hiệu Intel Stratix 10 E-Tile TX
- Bộ công cụ phát triển FPGA Intel Agilex F-Series
Thử nghiệm Thiết kế IP Intel FPGA IP Độ trễ thấp E-Tile 40G Ethernet trong phần cứng
Sau khi bạn biên dịch thiết kế lõi IP Intel FPGA IP độ trễ thấp E-Tile 40G Ethernetampvà định cấu hình nó trên thiết bị Intel của mình, bạn có thể sử dụng Bảng điều khiển hệ thống để lập trình lõi IP và các thanh ghi lõi PHY IP gốc được nhúng của nó. Để bật Bảng điều khiển hệ thống và kiểm tra thiết kế phần cứng cũample, hãy làm theo các bước sau:
- Trong phần mềm Intel Quartus Prime Pro Edition, chọn Công cụ ➤ Công cụ gỡ lỗi hệ thống ➤ Bảng điều khiển hệ thống để khởi chạy bảng điều khiển hệ thống.
- Trong ngăn Bảng điều khiển Tcl, nhập cd hwtest để thay đổi thư mục thành /hardware_test_design/hwtest.
- Gõ source main.tcl để mở kết nối tới JTAG bậc thầy.
Thiết kế bổ sung cũampcác lệnh le có sẵn để lập trình lõi IP:
- chkphy_status: Hiển thị tần số xung nhịp và trạng thái khóa PHY.
- chkmac_stats: Hiển thị các giá trị trong bộ đếm thống kê MAC.
- clear_all_stats: Xóa bộ đếm thống kê lõi IP.
- start_pkt_gen: Khởi động bộ tạo gói tin.
- dừng_pkt_gen: Dừng bộ tạo gói.
- sys_reset_digital_analog: Thiết lập lại hệ thống.
- loop_on: Bật vòng lặp nối tiếp nội bộ
- loop_off: Tắt loopback nối tiếp nội bộ.
- reg_read : Trả về giá trị thanh ghi lõi IP tại .
- reg_write : viết đến thanh ghi lõi IP tại địa chỉ .
Thực hiện theo quy trình kiểm tra trong phần Kiểm tra phần cứng của thiết kế cũamptập tin và quan sát kết quả kiểm tra trong Bảng điều khiển hệ thống.
Thông tin liên quan
Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống
Thiết kế Example Mô tả
Thiết kế Ethernet 40G dựa trên E-tile cũampTập tin trình bày các chức năng của lõi IP Intel FPGA Ethernet 40G E-Tile Độ trễ Thấp, với giao diện thu phát dựa trên E-tile tuân thủ thông số kỹ thuật CAUI-802.3 tiêu chuẩn IEEE 4ba. Bạn có thể tạo thiết kế từ Example Thiết kế trong trình chỉnh sửa thông số Intel FPGA IP Độ trễ thấp E-Tile 40G Ethernet.
Để tạo ra thiết kế cũample, trước tiên bạn phải đặt các giá trị tham số cho biến thể lõi IP mà bạn định tạo trong sản phẩm cuối cùng của mình. Tạo thiết kế cũample tạo một bản sao của lõi IP; testbench và thiết kế phần cứng cũampsử dụng biến thể này làm DUT. Nếu bạn không đặt các giá trị tham số cho DUT khớp với các giá trị tham số trong sản phẩm cuối cùng của mình, thiết kế cũampTập tin bạn tạo không thực hiện biến thể lõi IP mà bạn dự định.
Ghi chú:
Testbench thể hiện một thử nghiệm cơ bản của lõi IP. Nó không nhằm mục đích thay thế cho một môi trường xác minh đầy đủ. Bạn phải thực hiện xác minh sâu hơn về thiết kế Intel FPGA IP Độ trễ thấp E-Tile 40G Ethernet của riêng bạn trong mô phỏng và trong phần cứng.
Đặc trưng
- Hỗ trợ lõi IP Ethernet MAC/PCS 40G cho bộ thu phát E-tile sử dụng thiết bị Intel Stratix 10 hoặc Intel Agilex.
- Hỗ trợ chuyển qua mở đầu và đào tạo liên kết.
- Tạo thiết kế cũamptập tin với tính năng bộ đếm số liệu thống kê MAC.
- Cung cấp testbench và kịch bản mô phỏng.
Yêu cầu về phần cứng và phần mềm
Để kiểm tra người cũample design, hãy sử dụng phần cứng và phần mềm sau:
- Phần mềm Intel Quartus Prime Pro Edition
- Bảng điều khiển hệ thống
- ModelSim, VCS, VCS MX, NCSim hoặc Trình mô phỏng Xcelium
- Bộ công cụ phát triển toàn vẹn tín hiệu thu phát E-Tile Intel Stratix 10 TX hoặc Bộ công cụ phát triển SoC thu phát-sê-ri Intel Agilex F
Mô tả chức năng
Phần này mô tả lõi IP Ethernet MAC/PCS 40G sử dụng thiết bị Intel trong bộ thu phát dựa trên E-tile. Theo hướng truyền, MAC chấp nhận các khung máy khách và chèn khoảng cách giữa các gói (IPG), phần mở đầu, dấu phân cách bắt đầu khung (SFD), phần đệm và các bit CRC trước khi chuyển chúng đến PHY. PHY mã hóa khung MAC theo yêu cầu để truyền đáng tin cậy qua phương tiện đến đầu cuối từ xa. Ở hướng nhận, PHY chuyển các khung tới MAC. MAC chấp nhận các khung từ PHY, thực hiện kiểm tra, loại bỏ CRC, phần mở đầu và SFD và chuyển phần còn lại của khung cho máy khách.
Mô phỏng
Testbench gửi lưu lượng truy cập qua lõi IP, thực hiện bên truyền và bên nhận của lõi IP.
Thiết kế Ethernet 40G E-Tile độ trễ thấp Exampsơ đồ khối le
Thiết kế mô phỏng cũampbài kiểm tra cấp cao nhất file là basic_avl_tb_top.sv. Cái này file cung cấp tham chiếu đồng hồ clk_ref là 156.25 Mhz cho PHY. Nó bao gồm một nhiệm vụ gửi và nhận 10 gói tin.
Testbench E-Tile 40G Ethernet Core có độ trễ thấp File Mô tả
| File Tên | Sự miêu tả |
| Testbench và Mô phỏng Files | |
| basic_avl_tb_top.sv | Bàn kiểm tra cấp cao nhất file. Testbench khởi tạo DUT và chạy các tác vụ Verilog HDL để tạo và chấp nhận các gói. |
| basic_avl_tb_top_nc.sv | Bàn kiểm tra cấp cao nhất file tương thích với trình mô phỏng NCSim. |
| basic_avl_tb_top_msim.sv | Bàn kiểm tra cấp cao nhất file tương thích với trình mô phỏng ModelSim. |
| Tập lệnh testbench | |
| run_vsim.do | Tập lệnh Mentor Graphics* ModelSim để chạy testbench. |
| run_vcs.sh | Kịch bản Synopsys VCS để chạy testbench. |
| tiếp tục… | |
| File Tên | Sự miêu tả |
| run_vcsmx.sh | Tập lệnh Synopsys VCS MX (kết hợp Verilog HDL và System Verilog với VHDL) để chạy testbench. |
| run_ncsim.sh | Tập lệnh Cadence NCSim để chạy testbench. |
| run_xcelium.sh | Tập lệnh Cadence Xcelium để chạy testbench. |
Chạy thử thành công hiển thị đầu ra xác nhận hành vi sau:
- Chờ đồng hồ RX ổn định
- Đang in trạng thái PHY
- Gửi 10 gói tin
- Nhận 10 gói
- Hiển thị “Kiểm tra hoàn tất.”
Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công:
- #Đang chờ căn chỉnh RX
- #RX bị khóa
- Căn chỉnh làn #RX bị khóa
- Đã bật #TX
- #**Đang gửi gói 1…
- #**Đang gửi gói 2…
- #**Đang gửi gói 3…
- #**Đang gửi gói 4…
- #**Đang gửi gói 5…
- #**Đang gửi gói 6…
- #**Đang gửi gói 7…
- #**Đã nhận gói 1…
- #**Đang gửi gói 8…
- #**Đã nhận gói 2…
- #**Đang gửi gói 9…
- #**Đã nhận gói 3…
- #**Đang gửi gói 10…
- #**Đã nhận gói 4…
- #**Đã nhận gói 5…
- #**Đã nhận gói 6…
- #**Đã nhận gói 7…
- #**Đã nhận gói 8…
- #**Đã nhận gói 9…
- #**Đã nhận gói 10…
Thông tin liên quan
Mô phỏng thiết kế Example Testbench ở trang 7
Kiểm tra phần cứng
Trong thiết kế phần cứng cũample, bạn có thể lập trình lõi IP ở chế độ vòng lặp nối tiếp nội bộ và tạo lưu lượng truy cập ở phía truyền, vòng này sẽ lặp lại qua phía nhận.
Thiết kế phần cứng IP E-Tile 40G Ethernet có độ trễ thấp Example Sơ đồ khối cấp cao
Thiết kế phần cứng Ethernet E-Tile 40G có độ trễ thấp cũample bao gồm các thành phần sau:
- Lõi IP Intel FPGA 40G Ethernet có độ trễ thấp.
- Logic máy khách điều phối việc lập trình lõi IP, tạo và kiểm tra gói.
- IOPLL để tạo xung nhịp 100 MHz từ xung nhịp đầu vào 50 MHz cho thiết kế phần cứng cũamplà.
- JTAG bộ điều khiển giao tiếp với Bảng điều khiển hệ thống Intel. Bạn giao tiếp với logic máy khách thông qua Bảng điều khiển hệ thống.
Thực hiện theo quy trình tại liên kết thông tin liên quan được cung cấp để kiểm tra thiết kế cũamptập tin trong phần cứng đã chọn.
Thông tin liên quan
- Kiểm tra Thiết kế IP Intel FPGA IP Độ trễ thấp E-Tile 40G Ethernet trong Phần cứng ở trang 9
- Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống
Kiểm tra vòng lặp nội bộ
Chạy các bước sau để thực hiện kiểm tra vòng lặp nội bộ:
- Đặt lại hệ thống.
sys_reset_digital_analog - Hiển thị tần số đồng hồ và trạng thái PHY.
chkphy_status - Bật kiểm tra vòng lặp nội bộ.
loop_on - Hiển thị tần số đồng hồ và trạng thái PHY. rx_clk được đặt thành 312.5 MHz và
rx_pcs_ready được đặt thành 1.
chkphy_status - Khởi động bộ tạo gói tin.
bắt đầu_pkt_gen - Dừng bộ tạo gói.
dừng_pkt_gen - Review số gói tin được truyền và nhận.
chkmac_stats - Tắt kiểm tra loopback nội bộ.
loop_off
Kiểm tra vòng lặp bên ngoài
Chạy các bước sau để thực hiện kiểm tra vòng lặp bên ngoài:
- Đặt lại hệ thống.
sys_reset_digital_analog - Hiển thị tần số đồng hồ và trạng thái PHY. rx_clk được đặt thành 312.5 MHz và
rx_pcs_ready được đặt thành 1. chkphy_status - Khởi động bộ tạo gói tin.
bắt đầu_pkt_gen - Dừng bộ tạo gói.
dừng_pkt_gen - Review số gói tin được truyền và nhận.
chkmac_stats
Thiết kế Ethernet 40G E-Tile độ trễ thấp Exampđăng ký le
Thiết kế phần cứng Ethernet 40G E-Tile độ trễ thấp Example Đăng ký bản đồ
Liệt kê các phạm vi thanh ghi được ánh xạ bộ nhớ cho thiết kế phần cứng cũample. Bạn truy cập các thanh ghi này bằng các hàm reg_read và reg_write trong Bảng điều khiển hệ thống.
| Từ bù đắp | Đăng ký Loại |
| 0x300-0x3FF | thanh ghi PHY |
| 0x400-0x4FF | Thanh ghi MAC TX |
| 0x500-0x5FF | Thanh ghi RX MAC |
| 0x800-0x8FF | Thanh ghi bộ đếm thống kê – hướng TX |
| 0x900-0x9FF | Thanh ghi bộ đếm thống kê – hướng RX |
| 0x1000-1016 | Sổ đăng ký khách hàng gói |
Đăng ký khách hàng gói
Bạn có thể tùy chỉnh thiết kế phần cứng Ethernet E-Tile 40G độ trễ thấp cũample bằng cách lập trình các thanh ghi máy khách.
| Bổ sung | Tên | Chút | Sự miêu tả | Giá trị đặt lại CTNH | Truy cập |
| 0x1008 | Cấu hình kích thước gói | [29:0] | Chỉ định kích thước gói truyền theo byte. Các bit này phụ thuộc vào thanh ghi PKT_GEN_TX_CTRL.
• Bit [29:16]: Chỉ định giới hạn trên của kích thước gói tính bằng byte. Điều này chỉ áp dụng cho chế độ gia tăng. • Bit [13:0]: — Đối với chế độ cố định, các bit này chỉ định kích thước gói truyền theo byte. — Đối với chế độ tăng dần, các bit này chỉ định các byte tăng dần cho một gói. |
0x25800040 | RW |
| 0x1009 | Kiểm soát số gói | [31:0] | Chỉ định số lượng gói sẽ truyền từ trình tạo gói. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Bit [0]: Dành riêng.
• Bit [1]: Bit vô hiệu hóa bộ tạo gói. Đặt bit này thành giá trị 1 để tắt bộ tạo gói và đặt lại giá trị 0 để bật bộ tạo gói. • Bit [2]: Dành riêng. • Bit [3]: Có giá trị là 1 nếu lõi IP ở chế độ MAC loopback; có giá trị 0 nếu máy khách gói sử dụng bộ tạo gói. |
0x6 | RW |
| tiếp tục… | |||||
| Bổ sung | Tên | Chút | Sự miêu tả | Giá trị đặt lại CTNH | Truy cập |
| • Bit [5:4]:
— 00: Chế độ ngẫu nhiên — 01: Chế độ cố định — 10: Chế độ tăng dần • Bit [6]: Đặt bit này thành 1 để sử dụng thanh ghi 0x1009 để tắt bộ tạo gói dựa trên số lượng gói cố định để truyền. Mặt khác, bit [1] của thanh ghi PKT_GEN_TX_CTRL được sử dụng để tắt bộ tạo gói. • Bit [7]: — 1: Để truyền không có khoảng cách giữa các gói. — 0: Để truyền với khoảng cách ngẫu nhiên giữa các gói. |
|||||
| 0x1011 | Địa chỉ đích thấp hơn 32 bit | [31:0] | Địa chỉ đích (32 bit thấp hơn) | 0x56780THÊM | RW |
| 0x1012 | Địa chỉ đích trên 16 bit | [15:0] | Địa chỉ đích (16 bit trên) | 0x1234 | RW |
| 0x1013 | Địa chỉ nguồn thấp hơn 32 bit | [31:0] | Địa chỉ nguồn (32 bit thấp hơn) | 0x43210THÊM | RW |
| 0x1014 | Địa chỉ nguồn trên 16 bit | [15:0] | Địa chỉ nguồn (16 bit trên) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Thiết lập lại vòng lặp MAC. Đặt thành giá trị 1 để đặt lại thiết kế cũampvòng lặp MAC. | 1'b0 | RW |
Thông tin liên quan
Thanh ghi trạng thái và điều khiển Ethernet E-Tile 40G độ trễ thấp Mô tả Mô tả các thanh ghi lõi IP Ethernet E-Tile 40G độ trễ thấp.
Thiết kế Example Tín hiệu giao diện
Bàn kiểm tra Ethernet E-Tile 40G có độ trễ thấp độc lập và không yêu cầu bạn điều khiển bất kỳ tín hiệu đầu vào nào.
Thiết kế phần cứng Ethernet 40G E-Tile độ trễ thấp Example Tín hiệu giao diện
| Tín hiệu | Phương hướng | Bình luận |
|
clk50 |
Đầu vào |
Đồng hồ này được điều khiển bởi bộ dao động bảng.
• Truyền động ở tốc độ 50 MHz trên bo mạch Intel Stratix 10. • Truyền động ở tốc độ 100 MHz trên bo mạch Intel Agilex. Thiết kế phần cứng cũample định tuyến đồng hồ này đến đầu vào của IOPLL trên thiết bị và định cấu hình IOPLL để điều khiển đồng hồ 100 MHz bên trong. |
| clk_ref | Đầu vào | Lái xe ở 156.25 MHz. |
| tiếp tục… | ||
| Tín hiệu | Phương hướng | Bình luận |
|
cpu_resetn |
Đầu vào |
Đặt lại lõi IP. Hoạt động thấp. Điều khiển thiết lập lại cứng toàn cầu csr_reset_n cho lõi IP. |
| tx_serial[3:0] | Đầu ra | Bộ thu phát PHY xuất dữ liệu nối tiếp. |
| rx_serial[3:0] | Đầu vào | Bộ thu phát PHY đầu vào dữ liệu nối tiếp. |
|
user_led[7:0] |
Đầu ra |
Tín hiệu trạng thái. Thiết kế phần cứng cũample kết nối các bit này để điều khiển đèn LED trên bảng đích. Các bit riêng lẻ phản ánh các giá trị tín hiệu và hành vi đồng hồ sau:
• [0]: Tín hiệu reset main về lõi IP • [1]: Phiên bản chia của clk_ref • [2]: Phiên bản chia của clk50 • [3]: Phiên bản chia của đồng hồ trạng thái 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Thông tin liên quan
Giao diện và Mô tả Tín hiệu Cung cấp các mô tả chi tiết về các tín hiệu lõi IP Ethernet E-Tile 40G Độ trễ Thấp và các giao diện mà chúng thuộc về.
Độ trễ thấp E-Tile 40G Ethernet Intel FPGA IP Lưu trữ
Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.
| Phiên bản Intel Quartus Prime | Phiên bản IP Core | Hướng dẫn sử dụng |
| 20.1 | 19.1.0 | Thiết kế Ethernet 40G E-Tile độ trễ thấp Example Hướng dẫn sử dụng |
Lịch sử sửa đổi tài liệu cho thiết kế Ethernet 40G E-tile độ trễ thấp Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2020.06.22 | 20.2 | 20.0.0 | Đã thêm hỗ trợ thiết bị cho các thiết bị Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Phiên bản phát hành đầu tiên. |
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ. Các tên và nhãn hiệu khác có thể được coi là tài sản của người khác.
Tài liệu / Tài nguyên
 |
intel Độ trễ thấp E-Tile 40G Ethernet Intel FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng Độ trễ thấp E-Tile 40G Ethernet Intel FPGA IP Design Example, Độ trễ thấp, E-Tile 40G Ethernet Intel FPGA IP Design Examptập tin Thiết kế IP Intel FPGA Example, Thiết kế IP Example |
