F-Tile Interlaken Intel FPGA IP Design Example
Hướng dẫn bắt đầu nhanh
Lõi F-Tile Interlaken Intel® FPGA IP cung cấp một thử nghiệm mô phỏng. Một thiết kế phần cứng cũampTập tin hỗ trợ kiểm tra phần cứng và biên dịch sẽ có trong phần mềm Intel Quartus® Prime Pro Edition phiên bản 21.4. Khi bạn tạo thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế.
Testbench và thiết kế cũamptập tin hỗ trợ chế độ NRZ và PAM4 cho các thiết bị F-tile. Lõi IP Intel FPGA F-Tile Interlaken tạo ra thiết kế cũamptập tin cho các kết hợp số làn đường và tốc độ dữ liệu được hỗ trợ sau đây.
IP được hỗ trợ kết hợp giữa số lượng làn đường và tốc độ dữ liệu
Các kết hợp sau đây được hỗ trợ trong phiên bản phần mềm Intel Quartus Prime Pro Edition 21.3. Tất cả các kết hợp khác sẽ được hỗ trợ trong phiên bản tương lai của Intel Quartus Prime Pro Edition.
|
Số làn đường |
Tốc độ làn đường (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | Đúng | – | Đúng | Đúng | – |
| 6 | – | – | – | Đúng | Đúng |
| 8 | – | – | Đúng | Đúng | – |
| 10 | – | – | Đúng | Đúng | – |
| 12 | – | Đúng | Đúng | Đúng | – |
Hình 1. Các bước phát triển cho Design Example
Ghi chú: Biên dịch và kiểm tra phần cứng sẽ có sẵn trong phiên bản phần mềm Intel Quartus Prime Pro Edition 21.4.
Thiết kế lõi F-Tile Interlaken Intel FPGA IP cũample hỗ trợ các tính năng sau:
- Chế độ lặp lại nối tiếp TX đến RX bên trong
- Tự động tạo các gói kích thước cố định
- Khả năng kiểm tra gói cơ bản
- Khả năng sử dụng Bảng điều khiển hệ thống để thiết lập lại thiết kế nhằm mục đích kiểm tra lại
Hình 2. Sơ đồ khối cấp cao
Thông tin liên quan
- Hướng dẫn sử dụng F-Tile Interlaken Intel FPGA IP
- Ghi chú phát hành IP Intel FPGA F-Tile Interlaken
Yêu cầu về phần cứng và phần mềm
Để kiểm tra người cũample design, hãy sử dụng phần cứng và phần mềm sau:
- Phiên bản phần mềm Intel Quartus Prime Pro Edition 21.3
- Bảng điều khiển hệ thống
- Trình mô phỏng được hỗ trợ:
- Nội dung tóm tắt* VCS*
- Tóm tắt nội dung VCS MX
- Siemens* EDA ModelSim* SE hoặc Questa*
Ghi chú: Hỗ trợ phần cứng cho thiết kế cũamptập tin sẽ có sẵn trong phiên bản phần mềm Intel Quartus Prime Pro Edition 21.4.
Tạo thiết kế
Hình 3. Thủ tục
Thực hiện theo các bước sau để tạo thiết kế cũample và testbench:
- Trong phần mềm Intel Quartus Prime Pro Edition, bấm File ➤ New Project Wizard để tạo một dự án Intel Quartus Prime mới, hoặc nhấp vào File ➤ Mở Project để mở một dự án Intel Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị.
- Chỉ định họ thiết bị Agilex và chọn thiết bị có F-Tile cho thiết kế của bạn.
- Trong Danh mục IP, định vị và bấm đúp vào F-Tile Interlaken Intel FPGA IP. Cửa sổ Biến thể IP Mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu các cài đặt biến thể IP trong một file đặt tên .ip.
- Bấm OK. Trình chỉnh sửa thông số xuất hiện.
Hình 4. Ví dụampthẻ Thiết kế
6. Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
7. Trên Example Design, chọn tùy chọn Simulation để tạo testbench.
Lưu ý: Tùy chọn tổng hợp dành cho phần cứng cũample design, sẽ có sẵn trong phiên bản phần mềm Intel Quartus Prime Pro Edition 21.4.
8. Đối với Định dạng HDL đã tạo, cả tùy chọn Verilog và VHDL đều khả dụng.
9. Nhấp vào Tạo Exampthiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
10. Nếu bạn muốn sửa đổi thiết kế cũampđường dẫn hoặc tên thư mục từ giá trị mặc định được hiển thị (ilk_f_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le.
11. Nhấp vào OK.
Ghi chú: Trong thiết kế F-Tile Interlaken Intel FPGA IP cũample, một SystemPLL được khởi tạo tự động và được kết nối với lõi IP Intel FPGA F-Tile Interlaken. Đường dẫn phân cấp SystemPLL trong thiết kế cũample là:
example_design.test_env_inst.test_dut.dut.pll
SystemPLL trong thiết kế cũample chia sẻ cùng một xung nhịp tham chiếu 156.26 MHz như Bộ thu phát.
Cấu trúc thư mục
Lõi F-Tile Interlaken Intel FPGA IP tạo ra những thứ sau files cho thiết kế cũamplê:
Hình 5. Cấu trúc thư mục
Bảng 2. Thiết kế phần cứng cũample File Mô tả
Những cái này files đang ở trongample_installation_dir>/ilk_f_0_exampthư mục le_design.
| File Tên | Sự miêu tả |
| example_design.qpf | Dự án Intel Quartus Prime file. |
| example_design.qsf | Cài đặt dự án Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Ràng buộc thiết kế Synopsys file. Bạn có thể sao chép và sửa đổi cho thiết kế của riêng bạn. |
| sysconsole_testbench.tcl | Chủ yếu file để truy cập Bảng điều khiển hệ thống |
Ghi chú: Hỗ trợ phần cứng cho thiết kế cũamptập tin sẽ có sẵn trong phiên bản phần mềm Intel Quartus Prime Pro Edition 21.4.
Bảng 3. Bàn kiểm tra File Sự miêu tả
Cái này file là trongample_installation_dir>/ilk_f_0_example_design/ exampthư mục le_design/rtl.
| File Tên | Sự miêu tả |
| top_tb.sv | Bàn kiểm tra cấp cao nhất file. |
Bảng 4. Tập lệnh Testbench
Những cái này files đang ở trongample_installation_dir>/ilk_f_0_example_design/ exampthư mục le_design/testbench
| File Tên | Sự miêu tả |
| run_vcs.sh | Kịch bản Synopsys VCS để chạy testbench. |
| run_vcsmx.sh | Tập lệnh Synopsys VCS MX để chạy testbench. |
| run_mentor.tcl | Tập lệnh Siemens EDA ModelSim SE hoặc Questa để chạy testbench. |
Mô phỏng thiết kế Examptập tin Testbench
Hình 6. Quy trình
Làm theo các bước sau để mô phỏng testbench:
- Tại dấu nhắc lệnh, thay đổi thư mục mô phỏng testbench. Đường dẫn thư mục làample_installation_dir>/example_design/testbench.
- Chạy tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ mà bạn chọn. Tập lệnh biên dịch và chạy testbench trong trình giả lập. Tập lệnh của bạn nên kiểm tra xem số lượng SOP và EOP có khớp nhau không sau khi quá trình mô phỏng hoàn tất.
Bảng 5. Các bước để chạy mô phỏng
| Trình mô phỏng | Hướng dẫn |
|
VCS |
Trong dòng lệnh, gõ:
sh run_vcs.sh |
|
VCS MX |
Trong dòng lệnh, gõ:
sh run_vcsmx.sh |
|
ModelSim SE hoặc Questa |
Trong dòng lệnh, gõ:
vsim -do run_mentor.tcl Nếu bạn muốn mô phỏng mà không hiển thị GUI ModelSim, hãy nhập:
vsim -c -do run_mentor.tcl |
3. Phân tích kết quả. Một mô phỏng thành công sẽ gửi và nhận các gói và hiển thị “Kiểm tra ĐÃ ĐẠT”.
Testbench cho thiết kế cũample hoàn thành các nhiệm vụ sau:
- Khởi tạo lõi IP Intel FPGA F-Tile Interlaken.
- In trạng thái PHY.
- Kiểm tra đồng bộ hóa siêu khung (SYNC_LOCK) và ranh giới từ (khối) (WORD_LOCK).
- Chờ các làn đường riêng lẻ được khóa và căn chỉnh.
- Bắt đầu truyền gói tin.
- Kiểm tra thống kê gói tin:
- lỗi CRC24
- SOP
- EOP
Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công:
Biên dịch thiết kế Example
- đảm bảo người yêu cũampthế hệ thiết kế le đã hoàn thành.
- Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Primeample_installation_dir>/example_design.qpf>.
- Trên menu Xử lý, bấm Bắt đầu Biên dịch.
Thiết kế Example Mô tả
thiết kế cũamptập tin thể hiện các chức năng của lõi IP Interlaken.
Thiết kế Example Thành phần
Người cũampThiết kế le kết nối đồng hồ tham chiếu hệ thống và PLL và các thành phần thiết kế cần thiết. Người tình cũampThiết kế tập tin cấu hình lõi IP ở chế độ vòng lặp nội bộ và tạo các gói trên giao diện truyền dữ liệu người dùng TX lõi IP. Lõi IP gửi các gói này trên đường vòng lặp nội bộ thông qua bộ thu phát.
Sau khi bộ thu lõi IP nhận được các gói trên đường dẫn vòng lặp, nó sẽ xử lý các gói Interlaken và truyền chúng trên giao diện truyền dữ liệu người dùng RX. Người tình cũampThiết kế của tập tin kiểm tra xem các gói nhận và truyền có khớp nhau không.
Thiết kế F-Tile Interlaken Intel IP cũample bao gồm các thành phần sau:
- Lõi IP F-Tile Interlaken Intel FPGA
- Trình tạo gói và Trình kiểm tra gói
- Tham chiếu F-Tile và Đồng hồ hệ thống PLL Lõi IP Intel FPGA
Tín hiệu giao diện
Bảng 6. Thiết kế Example Tín hiệu giao diện
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
|
mgmt_clk |
Đầu vào |
1 |
Đầu vào đồng hồ hệ thống. Tần số đồng hồ phải là 100 MHz. |
|
pll_ref_clk |
Đầu vào |
1 |
Đồng hồ tham chiếu thu phát. Ổ đĩa CD RX PLL. |
| rx_pin | Đầu vào | Số làn đường | Chân dữ liệu SERDES của máy thu. |
| tx_pin | Đầu ra | Số làn đường | Truyền pin dữ liệu SERDES. |
| rx_pin_n(1) | Đầu vào | Số làn đường | Chân dữ liệu SERDES của máy thu. |
| tx_pin_n(1) | Đầu ra | Số làn đường | Truyền pin dữ liệu SERDES. |
|
mac_clk_pll_ref |
Đầu vào |
1 |
Tín hiệu này phải được điều khiển bởi PLL và phải sử dụng cùng một nguồn đồng hồ điều khiển pll_ref_clk.
Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ PAM4. |
| usr_pb_reset_n | Đầu vào | 1 | Thiết lập lại hệ thống. |
(1) Chỉ có ở các biến thể PAM4.
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Đăng ký bản đồ
Ghi chú:
- Thiết kế Exampđịa chỉ thanh ghi le bắt đầu bằng 0x20** trong khi địa chỉ thanh ghi lõi IP Interlaken bắt đầu bằng 0x10**.
- Địa chỉ thanh ghi PHY của ngăn xếp F bắt đầu bằng 0x30** trong khi địa chỉ thanh ghi FEC của ngăn xếp F bắt đầu bằng 0x40**. Thanh ghi FEC chỉ khả dụng ở chế độ PAM4.
- Mã truy cập: RO — Chỉ đọc và RW — Đọc / Ghi.
- Bảng điều khiển hệ thống đọc thiết kế cũample đăng ký và báo cáo trạng thái kiểm tra trên màn hình.
Bảng 7. Thiết kế Example Đăng ký bản đồ
| Bù lại | Tên | Truy cập | Sự miêu tả |
| 8'h00 | Kín đáo | ||
| 8'h01 | Kín đáo | ||
|
8'h02 |
Đặt lại PLL hệ thống |
RO |
Các bit sau chỉ ra yêu cầu đặt lại PLL của hệ thống và giá trị cho phép:
• Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | Làn đường RX được căn chỉnh | RO | Cho biết căn chỉnh làn đường RX. |
|
8'h04 |
WORD bị khóa |
RO |
[NUM_LANES – 1: 0] - Nhận dạng ranh giới từ (khối). |
| 8'h05 | Đã khóa đồng bộ hóa | RO | [NUM_LANES–1:0] – Đồng bộ hóa siêu khung. |
| 8'h06 - 8'h09 | Số lỗi CRC32 | RO | Cho biết số lỗi CRC32. |
| 8'h0A | Số lỗi CRC24 | RO | Cho biết số lỗi CRC24. |
|
8'h0B |
Tín hiệu tràn / tràn |
RO |
Các bit sau chỉ ra:
• Bit [3] – Tín hiệu tràn TX • Bit [2] – Tín hiệu tràn TX • Bit [1] – Tín hiệu tràn RX |
| 8'h0C | Số lượng SOP | RO | Cho biết số lượng SOP. |
| 8'h0D | Số lượng EOP | RO | Cho biết số lượng EOP |
|
8'h0E |
Số lỗi |
RO |
Cho biết số lỗi sau:
• Mất căn chỉnh làn đường • Từ điều khiển bất hợp pháp • Mẫu khung bất hợp pháp • Thiếu chỉ báo SOP hoặc EOP |
| 8'h0F | gửi_data_mm_clk | RW | Ghi 1 vào bit [0] để bật tín hiệu máy phát. |
|
8'h10 |
lỗi trình kiểm tra |
Cho biết lỗi của người kiểm tra. (Lỗi dữ liệu SOP, lỗi số kênh và lỗi dữ liệu PLD) | |
| 8'h11 | Hệ thống khóa PLL | RO | Bit [0] chỉ báo khóa PLL. |
|
8'h14 |
số lượng TX SOP |
RO |
Cho biết số lượng SOP được tạo bởi trình tạo gói. |
|
8'h15 |
số lượng TX EOP |
RO |
Cho biết số lượng EOP được tạo bởi trình tạo gói. |
| 8'h16 | gói liên tục | RW | Ghi 1 vào bit [0] để kích hoạt gói liên tục. |
| tiếp tục… | |||
| Bù lại | Tên | Truy cập | Sự miêu tả |
| 8'h39 | Số lỗi ECC | RO | Cho biết số lỗi ECC. |
| 8'h40 | Số lượng lỗi đã sửa ECC | RO | Cho biết số lỗi ECC đã sửa. |
| 8'h50 | gạch_tx_rst_n | WO | Đặt lại ô thành SRC cho TX. |
| 8'h51 | gạch_rx_rst_n | WO | Đặt lại ô thành SRC cho RX. |
| 8'h52 | gạch_tx_rst_ack_n | RO | Xác nhận đặt lại ô xếp từ SRC cho TX. |
| 8'h53 | gạch_rx_rst_ack_n | RO | Xác nhận đặt lại ô xếp từ SRC cho RX. |
Cài lại
Trong lõi IP Intel FPGA F-Tile Interlaken, bạn bắt đầu đặt lại (reset_n=0) và giữ cho đến khi lõi IP trả về xác nhận đặt lại (reset_ack_n=0). Sau khi thiết lập lại bị xóa (reset_n=1), xác nhận thiết lập lại trở về trạng thái ban đầu
(đặt lại_ack_n=1). Trong thiết kế cũample, thanh ghi rst_ack_sticky giữ xác nhận xác nhận đặt lại và sau đó kích hoạt việc xóa đặt lại (reset_n=1). Bạn có thể sử dụng các phương pháp thay thế phù hợp với nhu cầu thiết kế của mình.
Quan trọng: Trong bất kỳ trường hợp nào yêu cầu vòng lặp nối tiếp nội bộ, bạn phải giải phóng TX và RX của ngăn xếp F một cách riêng biệt theo một thứ tự cụ thể. Tham khảo tập lệnh bảng điều khiển hệ thống để biết thêm thông tin.
Hình 7.Đặt lại trình tự ở Chế độ NRZ
Hình 8. Đặt lại trình tự ở Chế độ PAM4
F-Tile Interlaken Intel FPGA IP Design Example Hướng dẫn sử dụng Lưu trữ
Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.
| Phiên bản Intel Quartus Prime | Phiên bản IP Core | Hướng dẫn sử dụng |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP Design Example Hướng dẫn sử dụng |
Lịch sử sửa đổi tài liệu cho F-Tile Interlaken Intel FPGA IP Design Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2021.10.04 | 21.3 | 3.0.0 | • Đã thêm hỗ trợ cho các kết hợp tỷ lệ làn đường mới. Để biết thêm thông tin, hãy tham khảo Bảng: Sự kết hợp giữa số làn và tốc độ dữ liệu được IP hỗ trợ.
• Đã cập nhật danh sách giả lập được hỗ trợ tại mục: Yêu cầu về phần cứng và phần mềm. • Đã thêm thanh ghi đặt lại mới trong phần: Đăng ký bản đồ. |
| 2021.06.21 | 21.2 | 2.0.0 | Phiên bản phát hành đầu tiên. |
Tài liệu / Tài nguyên
 |
intel F-Tile Interlaken Intel FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng F-Tile Interlaken Intel FPGA IP Design Examptập tin, F-Tile, Interlaken Intel FPGA IP Design Examptập tin Thiết kế IP Intel FPGA Example, Thiết kế IP ExampLê, Design Example |
