intel F-Tile Interlaken FPGA IPDesign Example Hướng dẫn sử dụng
Cập nhật cho Intel® Quartus® Prime Design Suite: 21.4
Phiên bản IP: 3.1.0
1. Hướng dẫn Bắt đầu Nhanh
Lõi IP F-Tile Interlaken Intel® FPGA cung cấp một thử nghiệm mô phỏng và một thiết kế phần cứng cũamptập tin hỗ trợ biên dịch và kiểm tra phần cứng. Khi bạn tạo thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế.
Testbench và thiết kế cũamptập tin hỗ trợ chế độ NRZ và PAM4 cho các thiết bị F-tile.
Lõi IP Intel FPGA F-Tile Interlaken tạo ra thiết kế cũamptập tin cho các kết hợp số làn đường và tốc độ dữ liệu được hỗ trợ sau đây.
Bảng 1. Sự kết hợp số làn và tốc độ dữ liệu được hỗ trợ của IP
Các kết hợp sau đây được hỗ trợ trong phần mềm Intel Quartus® Prime Pro Edition phiên bản 21.4. Tất cả
các kết hợp khác sẽ được hỗ trợ trong phiên bản tương lai của Intel Quartus Prime Pro Edition.
Hình 1. Các bước phát triển của Design Example
(1) Biến thể này hỗ trợ Chế độ xem bên Interlaken.
(2) Đối với thiết kế cấu hình 10 làn, ô F yêu cầu 12 làn TX PMA để kích hoạt xung nhịp bộ thu phát ngoại quan nhằm giảm thiểu độ lệch kênh.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Thiết kế lõi F-Tile Interlaken Intel FPGA IP cũample hỗ trợ các tính năng sau:
- Chế độ lặp lại nối tiếp TX đến RX bên trong
- Tự động tạo các gói kích thước cố định
- Khả năng kiểm tra gói cơ bản
- Khả năng sử dụng Bảng điều khiển hệ thống để thiết lập lại thiết kế nhằm mục đích kiểm tra lại
Hình 2. Sơ đồ khối cấp cao
Thông tin liên quan
- Hướng dẫn sử dụng F-Tile Interlaken Intel FPGA IP
- Ghi chú phát hành IP Intel FPGA F-Tile Interlaken
1.1. Yêu cầu phần cứng và phần mềm
Để kiểm tra người cũample design, hãy sử dụng phần cứng và phần mềm sau:
- Phiên bản phần mềm Intel Quartus Prime Pro Edition 21.4
- Bảng điều khiển hệ thống có sẵn với phần mềm Intel Quartus Prime Pro Edition
- Trình mô phỏng được hỗ trợ:
— Tóm tắt* VCS*
— Tóm tắt nội dung VCS MX
— Siemens* EDA ModelSim* SE hoặc Questa*
— Nhịp* Xcelium* - Bộ phát triển SoC thu phát Intel Agilex™ I-Series
1.2. Tạo thiết kế
Hình 3. Quy trình
Thực hiện theo các bước sau để tạo thiết kế cũample và testbench:
- Trong phần mềm Intel Quartus Prime Pro Edition, bấm File ➤ New Project Wizard để tạo một dự án Intel Quartus Prime mới, hoặc nhấp vào File ➤ Mở Project để mở một dự án Intel Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị.
- Chỉ định họ thiết bị Agilex và chọn thiết bị có F-Tile cho thiết kế của bạn.
- Trong Danh mục IP, định vị và bấm đúp vào F-Tile Interlaken Intel FPGA IP. Cửa sổ Biến thể IP Mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu các cài đặt biến thể IP trong một file đặt tên .ip.
- Bấm OK. Trình chỉnh sửa thông số xuất hiện.
Hình 4. Ví dụampthẻ Thiết kế
6. Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
7. Trên Example Thiết kế, chọn tùy chọn Mô phỏng để tạo testbench. Chọn tùy chọn Tổng hợp để tạo ra thiết kế phần cứng cũample. Bạn phải chọn ít nhất một trong các tùy chọn Mô phỏng và Tổng hợp để tạo ra mẫu thiết kếamplà.
8. Đối với Định dạng HDL đã tạo, cả tùy chọn Verilog và VHDL đều khả dụng.
9. Đối với Bộ công cụ phát triển mục tiêu, hãy chọn Bộ công cụ phát triển SOC-SOC thu phát Agilex I-Series.
Lưu ý: Khi bạn chọn tùy chọn Bộ công cụ phát triển, việc gán pin được đặt theo số bộ phận của bộ công cụ phát triển SoC-Bộ thu phát Intel Agilex I-Series (AGIB027R31B1E2VR0) và có thể khác với thiết bị bạn đã chọn. Nếu bạn định thử nghiệm thiết kế trên phần cứng trên một PCB khác, hãy chọn tùy chọn Không có bộ công cụ phát triển và thực hiện các phép gán chân thích hợp trong .qsf file
10. Nhấp vào Tạo Exampthiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
11. Nếu bạn muốn sửa đổi thiết kế cũampđường dẫn hoặc tên thư mục từ giá trị mặc định được hiển thị (ilk_f_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le.
12. Nhấp vào OK.
Lưu ý: Trong thiết kế IP Intel FPGA F-Tile Interlaken, ví dụ:ample, một SystemPLL được khởi tạo tự động và được kết nối với lõi IP Intel FPGA F-Tile Interlaken. Đường dẫn phân cấp SystemPLL trong thiết kế cũample là:
example_design.test_env_inst.test_dut.dut.pll
SystemPLL trong thiết kế cũample chia sẻ cùng một xung nhịp tham chiếu 156.26 MHz như Bộ thu phát.
1.3. Cấu trúc thư mục
Lõi F-Tile Interlaken Intel FPGA IP tạo ra những thứ sau files cho thiết kế
examplê:
Hình 5. Cấu trúc thư mục
Bảng 2. Ví dụ về thiết kế phần cứngample File Mô tả
Những cái này files đang ở trongample_installation_dir>/ilk_f_0_exampthư mục le_design.
Bảng 3. Bàn kiểm tra File Sự miêu tả
Cái này file là trongample_installation_dir>/ilk_f_0_example_design/exampthư mục le_design/rtl.
Bảng 4. Tập lệnh Testbench
Những cái này files đang ở trongample_installation_dir>/ilk_f_0_example_design/exampthư mục le_design/testbench.
1.4. Mô phỏng thiết kế Examptập tin Testbench
Hình 6. Quy trình
Làm theo các bước sau để mô phỏng testbench:
- Tại dấu nhắc lệnh, thay đổi thư mục mô phỏng testbench. Đường dẫn thư mục làample_installation_dir>/example_design/testbench.
- Chạy tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ mà bạn chọn. Tập lệnh biên dịch và chạy testbench trong trình giả lập. Tập lệnh của bạn nên kiểm tra xem số lượng SOP và EOP có khớp nhau không sau khi quá trình mô phỏng hoàn tất.
Bảng 5. Các bước để chạy mô phỏng
3. Phân tích kết quả. Một mô phỏng thành công sẽ gửi và nhận các gói và hiển thị “Kiểm tra ĐÃ ĐẠT”.
Testbench cho thiết kế cũample hoàn thành các nhiệm vụ sau:
- Khởi tạo lõi IP Intel FPGA F-Tile Interlaken.
- In trạng thái PHY.
- Kiểm tra ranh giới đồng bộ hóa siêu khung (SYNC_LOCK) và từ (khối)
(WORD_LOCK). - Chờ các làn đường riêng lẻ được khóa và căn chỉnh.
- Bắt đầu truyền gói tin.
- Kiểm tra thống kê gói tin:
- Lỗi CRC24
— SOP
— EOP
Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công:
Lưu ý: Thiết kế Interlaken cũample testbench mô phỏng gửi 100 gói và nhận 100 gói.
Các s sau đâyampĐầu ra tập tin minh họa quá trình chạy thử nghiệm mô phỏng thành công cho chế độ Interlaken Look-aside:
1.5. Biên dịch và cấu hình thiết kế phần cứng Example
- đảm bảo người yêu cũampthế hệ thiết kế le đã hoàn thành.
- Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Primeample_installation_dir>/example_design.qpf>.
- Trên Xử lý menu, nhấp vào Bắt đầu biên dịch.
- Sau khi biên dịch thành công, một .sof file có sẵn trong thư mục được chỉ định của bạn.
Thực hiện theo các bước sau để lập trình phần cứng cũamptập tin thiết kế trên thiết bị Intel Agilex với F-tile:
Một. Kết nối Bộ công cụ phát triển với máy chủ.
b. Khởi chạy ứng dụng Clock Control, một phần của bộ công cụ phát triển. Đặt tần số mới cho thiết kế cũampnhư sau:
• Đối với chế độ NRZ:
— Si5391 (U18), OUT0: Đặt thành giá trị pll_ref_clk(3) theo yêu cầu thiết kế của bạn.
• Đối với chế độ PAM:
— Si5391 (U45), OUT1: Đặt thành giá trị pll_ref_clk(3) theo yêu cầu thiết kế của bạn.
— Si5391 (U19), OUT1: Đặt thành giá trị mac_pll_ref_clk(3) theo yêu cầu thiết kế của bạn. c. Nhấp chuột Công cụ ➤ Lập trình viên ➤ Thiết lập phần cứng.
d. Chọn thiết bị lập trình. Thêm Bộ công cụ phát triển SoC thu phát I-Series Intel Agilex.
đ. Đảm bảo rằng Cách thức được thiết lập để JTAG.
f. Chọn thiết bị Intel Agilex I-Series và nhấp vào Thêm thiết bị. Lập trình viên hiển thị sơ đồ kết nối giữa các thiết bị trên bo mạch của bạn.
g. Chọn hộp cho .mềm.
h. Đánh dấu vào ô trong Chương trình/Cấu hình cột.
tôi. Nhấp chuột Bắt đầu.
1.6. Kiểm tra thiết kế phần cứng Example
Sau khi bạn biên dịch thiết kế IP Intel FPGA IP F-tile Interlakenamptập tin và định cấu hình thiết bị của mình, bạn có thể sử dụng Bảng điều khiển Hệ thống để lập trình lõi IP và các thanh ghi của nó.
Thực hiện theo các bước sau để hiển thị Bảng điều khiển hệ thống và kiểm tra thiết kế phần cứng cũamplê:
- Không có lỗi cho CRC32, CRC24 và trình kiểm tra.
- SOP và EOP được truyền phải khớp với SOP và EOP nhận được.
Các s sau đâyampđầu ra le minh họa quá trình chạy thử thành công ở chế độ Interlaken:
Các s sau đâyampđầu ra le minh họa quá trình chạy thử thành công ở chế độ Interlaken Lookaside:
2. Thiết kế cũample Mô tả
thiết kế cũamptập tin thể hiện các chức năng của lõi IP Interlaken.
2.1. Thiết kế cũample Thành phần
Người cũampThiết kế le kết nối đồng hồ tham chiếu hệ thống và PLL và các thành phần thiết kế cần thiết. Người tình cũampThiết kế tập tin cấu hình lõi IP ở chế độ vòng lặp nội bộ và tạo các gói trên giao diện truyền dữ liệu người dùng TX lõi IP. Lõi IP gửi các gói này trên đường vòng lặp nội bộ thông qua bộ thu phát.
Sau khi bộ thu lõi IP nhận được các gói trên đường dẫn vòng lặp, nó sẽ xử lý các gói Interlaken và truyền chúng trên giao diện truyền dữ liệu người dùng RX. Người tình cũampThiết kế của tập tin kiểm tra xem các gói nhận và truyền có khớp nhau không.
Thiết kế IP Intel FPGA F-Tile Interlaken cũample bao gồm các thành phần sau:
- Lõi IP F-Tile Interlaken Intel FPGA
- Trình tạo gói và Trình kiểm tra gói
- Tham chiếu F-Tile và Đồng hồ hệ thống PLL Lõi IP Intel FPGA
2.2. Thiết kế cũampdòng chảy
Thiết kế phần cứng F-Tile Interlaken Intel FPGA IP cũample hoàn thành các bước sau:
- Đặt lại IP và F-Tile Intel FPGA Interlaken F-tile.
- Phát hành thiết lập lại trên IP Interlaken (thiết lập lại hệ thống) và F-tile TX (tile_tx_rst_n).
- Định cấu hình IP Intel FPGA Interlaken F-tile ở chế độ vòng lặp nội bộ.
- Phát hành thiết lập lại của F-tile RX (tile_rx_rst_n).
- Gửi một luồng gói Interlaken với dữ liệu được xác định trước trong tải trọng tới giao diện truyền dữ liệu người dùng TX của lõi IP.
- Kiểm tra các gói đã nhận và báo cáo trạng thái. Trình kiểm tra gói có trong thiết kế phần cứng cũample cung cấp các khả năng kiểm tra gói cơ bản sau:
• Kiểm tra xem chuỗi gói được truyền có đúng không.
• Kiểm tra xem dữ liệu nhận được có khớp với các giá trị dự kiến hay không bằng cách đảm bảo cả số lượng bắt đầu gói (SOP) và kết thúc gói (EOP) đều thẳng hàng trong khi dữ liệu được truyền và nhận.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
2.3. Tín hiệu giao diện
Bảng 6. Thiết kế Example Tín hiệu giao diện
2.4. Đăng ký bản đồ
Ghi chú:
- Thiết kế Exampđịa chỉ thanh ghi le bắt đầu bằng 0x20** trong khi địa chỉ thanh ghi lõi IP Interlaken bắt đầu bằng 0x10**.
- Địa chỉ thanh ghi PHY của ngăn xếp F bắt đầu bằng 0x30** trong khi địa chỉ thanh ghi FEC của ngăn xếp F bắt đầu bằng 0x40**. Thanh ghi FEC chỉ khả dụng ở chế độ PAM4.
- Mã truy cập: RO — Chỉ đọc và RW — Đọc / Ghi.
- Bảng điều khiển hệ thống đọc thiết kế cũample đăng ký và báo cáo trạng thái kiểm tra trên màn hình.
Bảng 7. Thiết kế Example Đăng ký bản đồ
Bảng 8. Thiết kế Example Đăng ký bản đồ cho Interlaken Look-aside Design Example
Sử dụng bản đồ đăng ký này khi bạn tạo thiết kế cũamptập tin đã bật thông số Enable Interlaken Look-aside Mode.
2.5. Thiết lập lại
Trong lõi IP Intel FPGA F-Tile Interlaken, bạn bắt đầu quá trình đặt lại (reset_n=0) và giữ cho đến khi lõi IP trả về xác nhận đặt lại (reset_ack_n=0). Sau khi xóa thiết lập lại (reset_n=1), xác nhận đặt lại sẽ trở về trạng thái ban đầu (reset_ack_n=1). Trong thiết kế cũample, thanh ghi rst_ack_sticky giữ xác nhận xác nhận đặt lại và sau đó kích hoạt việc xóa đặt lại (reset_n=1). Bạn có thể sử dụng các phương pháp thay thế phù hợp với nhu cầu thiết kế của mình.
Quan trọng: Trong bất kỳ trường hợp nào yêu cầu vòng lặp nối tiếp nội bộ, bạn phải giải phóng TX và RX của ngăn xếp F một cách riêng biệt theo một thứ tự cụ thể. Tham khảo tập lệnh bảng điều khiển hệ thống để biết thêm thông tin.
Hình 7. Đặt lại trình tự ở chế độ NRZ
Hình 8. Đặt lại trình tự ở chế độ PAM4
3. F-Tile Interlaken Intel FPGA IP Design Example Hướng dẫn sử dụng Lưu trữ
Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.
4. Lịch sử sửa đổi tài liệu cho F-Tile Interlaken Intel FPGA IP Design Example Hướng dẫn sử dụng
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu Intel khác là thương hiệu của Tập đoàn Intel hoặc các công ty con của tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo tiêu chuẩn hiện tại
thông số kỹ thuật phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ.
Đọc thêm về hướng dẫn này và tải xuống PDF:
Tài liệu / Tài nguyên
 |
intel F-Tile Interlaken FPGA IPDesign Example [tập tin pdf] Hướng dẫn sử dụng F-Tile Interlaken FPGA IPDesign Example |
