Intel Chip ID FPGA IP Cores Hướng dẫn sử dụng

Giới thiệu về Intel FPGA IP Cores
- Cung cấp thông tin chung về tất cả các lõi IP FPGA của Intel, bao gồm việc tham số hóa, tạo, nâng cấp và mô phỏng các lõi IP.

Tạo tập lệnh thiết lập trình mô phỏng kết hợp
- Tạo các tập lệnh mô phỏng không yêu cầu cập nhật thủ công để nâng cấp phần mềm hoặc phiên bản IP.

Hỗ trợ thiết bị

Lõi IP	Thiết bị được hỗ trợ
Chip ID Lõi IP Intel Stratix® 10 FPGA	Intel Stratix 10
ID Chip duy nhất Lõi IP Intel Arria® 10 FPGA	IntelArria 10
ID chip duy nhất Lõi IP Intel Cyclone® 10 GX FPGA	Intel Lốc Xoáy 10 GX
ID chip duy nhất Intel MAX® 10 FPGA IP	Intel TỐI ĐA 10
ID Chip duy nhất Lõi IP Intel FPGA	Stratix V Arria V Lốc xoáy V

Thông tin liên quan

ID chip duy nhất Lõi IP Intel MAX 10 FPGA

Chip ID Lõi IP Intel Stratix 10 FPGA

Phần này mô tả chip ID lõi Intel Stratix 10 FPGA IP.

Mô tả chức năng

Tín hiệu data_valid bắt đầu ở mức thấp ở trạng thái ban đầu khi không có dữ liệu nào được đọc từ thiết bị. Sau khi cấp xung từ cao xuống thấp tới cổng đầu vào sẵn sàng, ID chip Intel Stratix 10 FPGA IP đọc ID chip duy nhất. Sau khi đọc, lõi IP xác nhận tín hiệu data_valid để chỉ ra rằng giá trị ID chip duy nhất tại cổng đầu ra đã sẵn sàng để truy xuất. Thao tác chỉ lặp lại khi bạn đặt lại lõi IP. Cổng đầu ra chip_id[63:0] giữ giá trị của ID chip duy nhất cho đến khi bạn định cấu hình lại thiết bị hoặc đặt lại lõi IP.

Ghi chú: Bạn không thể mô phỏng lõi IP Chip ID vì lõi IP nhận phản hồi về dữ liệu ID chip từ SDM. Để xác thực lõi IP này, Intel khuyên bạn nên thực hiện đánh giá phần cứng.

Cổng

Hình 1: Chip ID Intel Stratix 10 Cổng IP lõi FPGA

Bảng 2: Chip ID Intel Stratix 10 Cổng IP lõi FPGA Mô tả

Cảng	Đầu vào/Đầu ra	Kích thước (Bit)	Sự miêu tả
cạch cạch	Đầu vào	1	Cung cấp tín hiệu đồng hồ cho khối ID chip. Tần số được hỗ trợ tối đa tương đương với đồng hồ hệ thống của bạn.
cài lại	Đầu vào	1	Thiết lập lại đồng bộ thiết lập lại lõi IP. Để đặt lại lõi IP, hãy khẳng định tín hiệu đặt lại ở mức cao trong ít nhất 10 chu kỳ clkin.
dữ liệu_valid	Đầu ra	1	Cho biết rằng ID chip duy nhất đã sẵn sàng để truy xuất. Nếu tín hiệu thấp, lõi IP đang ở trạng thái ban đầu hoặc đang trong quá trình tải dữ liệu từ ID cầu chì. Sau khi lõi IP xác nhận tín hiệu, dữ liệu đã sẵn sàng để truy xuất tại cổng đầu ra chip_id[63..0].
chip_id	Đầu ra	64	Cho biết ID chip duy nhất theo vị trí ID cầu chì tương ứng của nó. Dữ liệu chỉ hợp lệ sau khi lõi IP xác nhận tín hiệu data_valid. Giá trị khi bật nguồn đặt lại về 0. Cổng đầu ra chip_id [63:0] giữ giá trị của ID chip duy nhất cho đến khi bạn định cấu hình lại thiết bị hoặc đặt lại lõi IP.
sẵn sàng	Đầu vào	1	Tín hiệu readid được sử dụng để đọc giá trị ID từ thiết bị. Mỗi khi tín hiệu thay đổi giá trị từ 1 thành 0, lõi IP sẽ kích hoạt hoạt động đọc ID. Bạn phải lái tín hiệu về 0 khi không sử dụng. Để bắt đầu thao tác đọc ID, hãy đẩy tín hiệu lên mức cao trong ít nhất 3 chu kỳ xung nhịp, sau đó kéo tín hiệu xuống mức thấp. Lõi IP bắt đầu đọc giá trị của ID chip.

Truy cập Chip ID Intel Stratix 10 FPGA IP thông qua Signal Tap

Khi bạn chuyển đổi tín hiệu sẵn sàng, lõi IP Chip ID Intel Stratix 10 FPGA bắt đầu đọc ID chip từ thiết bị Intel Stratix 10. Khi ID chip đã sẵn sàng, Chip ID Lõi IP Intel Stratix 10 xác nhận tín hiệu data_valid và kết thúc JTAG truy cập.

Ghi chú: Cho phép độ trễ tương đương với tCD2UM sau khi cấu hình chip đầy đủ trước khi thử đọc ID chip duy nhất. Tham khảo bảng dữ liệu thiết bị tương ứng để biết giá trị tCD2UM.

Reset chip ID Intel Stratix 10 FPGA IP Core

Để đặt lại lõi IP, bạn phải xác nhận tín hiệu đặt lại trong ít nhất mười chu kỳ đồng hồ.

Ghi chú

Đối với các thiết bị Intel Stratix 10, không đặt lại lõi IP cho đến ít nhất là tCD2UM sau khi khởi tạo toàn bộ chip. Tham khảo bảng dữ liệu thiết bị tương ứng để biết giá trị tCD2UM.
Để biết hướng dẫn khởi tạo lõi IP, bạn phải tham khảo phần Intel Stratix 10 Reset Release IP trong Hướng dẫn sử dụng cấu hình Intel Stratix 10.

Thông tin liên quan

Hướng dẫn sử dụng cấu hình Intel Stratix 10

Cung cấp thêm thông tin về Intel Stratix 10 Reset Release IP.

Chip ID Lõi IP Intel FPGA

Phần này mô tả các lõi IP sau

ID Chip duy nhất Lõi IP Intel Arria 10 FPGA
ID chip duy nhất Lõi IP Intel Cyclone 10 GX FPGA

ID Chip duy nhất Lõi IP Intel FPGA

Mô tả chức năng

Tín hiệu data_valid bắt đầu ở mức thấp ở trạng thái ban đầu khi không có dữ liệu nào được đọc từ thiết bị. Sau khi cung cấp tín hiệu đồng hồ cho cổng đầu vào clkin, lõi Chip ID Intel FPGA IP sẽ đọc ID chip duy nhất. Sau khi đọc, lõi IP xác nhận tín hiệu data_valid để chỉ ra rằng giá trị ID chip duy nhất tại cổng đầu ra đã sẵn sàng để truy xuất. Thao tác chỉ lặp lại khi bạn đặt lại lõi IP. Cổng đầu ra chip_id[63:0] giữ giá trị của ID chip duy nhất cho đến khi bạn định cấu hình lại thiết bị hoặc đặt lại lõi IP.

Ghi chú: Lõi IP Intel Chip ID không có mô hình mô phỏng fileS. Để xác thực lõi IP này, Intel khuyên bạn nên thực hiện đánh giá phần cứng.

Hình 2: Chip ID Intel FPGA IP Core Cổng

Bảng 3: Chip ID Intel FPGA IP Core Cổng Mô tả

Cảng	Đầu vào/Đầu ra	Kích thước (Bit)	Sự miêu tả
cạch cạch	Đầu vào	1	Cung cấp tín hiệu đồng hồ cho khối ID chip. Các tần số được hỗ trợ tối đa như sau: • Đối với Intel Arria 10 và Intel Cyclone 10 GX: 30 MHz. • Đối với Intel MAX 10, Stratix V, Arria V và Cyclone V: 100 MHz.
cài lại	Đầu vào	1	Thiết lập lại đồng bộ thiết lập lại lõi IP. Để đặt lại lõi IP, hãy khẳng định tín hiệu đặt lại ở mức cao trong ít nhất 10 chu kỳ clkin(1). Cổng đầu ra chip_id [63:0] giữ giá trị của ID chip duy nhất cho đến khi bạn định cấu hình lại thiết bị hoặc đặt lại lõi IP.
dữ liệu_valid	Đầu ra	1	Cho biết rằng ID chip duy nhất đã sẵn sàng để truy xuất. Nếu tín hiệu thấp, lõi IP đang ở trạng thái ban đầu hoặc đang trong quá trình tải dữ liệu từ ID cầu chì. Sau khi lõi IP xác nhận tín hiệu, dữ liệu đã sẵn sàng để truy xuất tại cổng đầu ra chip_id[63..0].
chip_id	Đầu ra	64	Cho biết ID chip duy nhất theo vị trí ID cầu chì tương ứng của nó. Dữ liệu chỉ hợp lệ sau khi lõi IP xác nhận tín hiệu data_valid. Giá trị khi bật nguồn đặt lại về 0.

Truy cập ID chip duy nhất Intel Arria 10 FPGA IP và ID chip duy nhất Intel Cyclone 10 GX FPGA IP thông qua Signal Tap

Ghi chú: Không thể truy cập ID chip Intel Arria 10 và Intel Cyclone 10 GX nếu bạn có các hệ thống hoặc lõi IP khác truy cập JTAG đồng thời. Đối với người yêu cũample, Bộ phân tích logic Signal Tap II, Bộ công cụ thu phát, đầu dò hoặc tín hiệu trong hệ thống và lõi IP của Bộ điều khiển SmartVID.

Khi bạn chuyển đổi tín hiệu đặt lại, ID chip duy nhất Intel Arria 10 FPGA IP và ID chip duy nhất Intel Cyclone 10 GX FPGA IP lõi bắt đầu đọc ID chip từ thiết bị Intel Arria 10 hoặc Intel Cyclone 10 GX. Khi ID chip đã sẵn sàng, ID chip duy nhất Intel Arria 10 FPGA IP và ID chip duy nhất Intel Cyclone 10 GX FPGA IP lõi xác nhận tín hiệu data_valid và kết thúc JTAG truy cập.

Đặt lại Chip ID Intel FPGA IP Core

Để đặt lại lõi IP, bạn phải xác nhận tín hiệu đặt lại trong ít nhất mười chu kỳ đồng hồ. Sau khi bạn xác nhận lại tín hiệu đặt lại, lõi IP sẽ đọc lại ID chip duy nhất từ khối ID cầu chì. Lõi IP xác nhận tín hiệu data_valid sau khi hoàn thành thao tác.

Ghi chú: Đối với các thiết bị Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V và Cyclone V, không đặt lại lõi IP cho đến ít nhất là tCD2UM sau khi khởi tạo toàn bộ chip. Tham khảo bảng dữ liệu thiết bị tương ứng để biết giá trị tCD2UM.

Chip ID Intel FPGA IP Cores Hướng dẫn sử dụng Lưu trữ

Nếu phiên bản lõi IP không được liệt kê, hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.

Phiên bản IP Core	Hướng dẫn sử dụng
18.1	Chip ID Intel FPGA IP Cores Hướng dẫn sử dụng
18.0	Chip ID Intel FPGA IP Cores Hướng dẫn sử dụng

Lịch sử sửa đổi tài liệu cho Chip ID Hướng dẫn sử dụng Intel FPGA IP Cores

Phiên bản tài liệu	Quartus của Intel® Phiên bản chính	Thay đổi
2022.09.26	20.3	LOẠI BỎ Các phương pháp hay nhất về quản lý dự án liên kết. Đã cập nhật Mô tả chức năng trong Chip ID Lõi IP Intel Stratix 10 FPGA. Đã cập nhật Mô tả chức năng trong Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Đã cập nhật mô tả về clkin và resetports trong Bảng: Chip ID Intel FPGA IP Core Cổng Mô tả để bao gồm chi tiết Intel MAX 10. Đã cập nhật Đặt lại Chip ID Intel FPGA IP Core để bao gồm hỗ trợ cho thiết bị Intel MAX 10.
2019.05.17	19.1	Đã cập nhật Reset chip ID Intel Stratix 10 FPGA IP Core chủ đề để thêm ghi chú thứ hai liên quan đến nguyên tắc khởi tạo lõi IP.
2019.02.19	18.1	Đã thêm hỗ trợ cho các thiết bị Intel MAX 10 trong Lõi IP và các thiết bị được hỗ trợ bàn.
2018.12.24	18.1	Đã thêm Chip ID Intel FPGA IP Cores Hướng dẫn sử dụng Lưu trữ phần. Đã cấu trúc lại tài liệu để cung cấp thêm chi tiết về các thiết bị được hỗ trợ tương ứng.
2018.06.08	18.0	Đã cập nhật mô tả cổng readid. Đã cập nhật mô tả cổng đặt lại.
2018.05.07	18.0	Đã thêm cổng readid cho lõi Chip ID Intel Stratix 10 FPGA IP IP.

Ngày	Phiên bản	Thay đổi
Tháng 2017 năm XNUMX	2017.12.11	Đã cập nhật tiêu đề tài liệu từ Hướng dẫn sử dụng lõi IP ID chip duy nhất của Altera. Đã thêm Hỗ trợ thiết bị phần. Thông tin tổng hợp và bổ sung từ Hướng dẫn sử dụng lõi IP ID chip duy nhất của Altera Arria 10 Và Stratix 10 Unique Chip ID IP Core Hướng dẫn sử dụng. Đổi tên thành Intel. Đã cập nhật Mô tả chức năng. Đã thêm hỗ trợ thiết bị Intel Cyclone 10 GX.
Tháng 2016 năm XNUMX	2016.05.02	Đã xóa thông tin lõi IP tiêu chuẩn và thêm liên kết vào Sổ tay Quartus Prime. Ghi chú cập nhật về hỗ trợ thiết bị Arria 10.
Tháng 2014, XNUMX	2014.09.02	• Đã cập nhật tiêu đề tài liệu để phản ánh tên mới của lõi IP “Altera Unique Chip ID”.

Ngày	Phiên bản	Thay đổi
Tháng 2014, XNUMX	2014.08.18	Đã cập nhật các bước tham số hóa cho trình chỉnh sửa tham số cũ. Đã thêm lưu ý rằng lõi IP này không hỗ trợ thiết kế Arria 10.
Tháng 2014 năm XNUMX	2014.06.30	Đã thay thế thông tin Trình quản lý trình cắm MegaWizard bằng Danh mục IP. Đã thêm thông tin tiêu chuẩn về nâng cấp lõi IP. Đã thêm thông tin cấp phép và cài đặt tiêu chuẩn. Đã xóa thông tin mức hỗ trợ thiết bị lỗi thời. Hỗ trợ thiết bị lõi IP hiện có sẵn trong Danh mục IP và trình chỉnh sửa tham số.
Tháng 2013, XNUMX	2013.09.20	Đã cập nhật để thay đổi từ “Nhận ID chip của thiết bị FPGA” thành “Nhận ID chip duy nhất của thiết bị FPGA”
Tháng 2013, XNUMX	1.0	Phiên bản phát hành đầu tiên.

Gửi phản hồi

Tài liệu / Tài nguyên

chip intel ID FPGA Lõi IP [tập tin pdf] Hướng dẫn sử dụng
Chip ID Lõi IP FPGA, Chip ID, Lõi IP FPGA, Lõi IP

Tài liệu tham khảo

Hướng dẫn sử dụng

chip intel ID FPGA Lõi IP

Thông tin liên quan

Hỗ trợ thiết bị

Chip ID Lõi IP Intel Stratix 10 FPGA

Cổng

Truy cập Chip ID Intel Stratix 10 FPGA IP thông qua Signal Tap

Reset chip ID Intel Stratix 10 FPGA IP Core

Thông tin liên quan

Truy cập ID chip duy nhất Intel Arria 10 FPGA IP và ID chip duy nhất Intel Cyclone 10 GX FPGA IP thông qua Signal Tap

Đặt lại Chip ID Intel FPGA IP Core

Chip ID Intel FPGA IP Cores Hướng dẫn sử dụng Lưu trữ

Lịch sử sửa đổi tài liệu cho Chip ID Hướng dẫn sử dụng Intel FPGA IP Cores

Tài liệu / Tài nguyên

Tài liệu tham khảo

Để lại bình luận

Hủy trả lời